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DESIGN OF LOW POWER PHASE LOCKED LOOP (PLL) USING 45NM VLSI TECHNOLOGY

机译：基于45NM VLSI技术的低功耗锁相环（PLL）设计

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Ms. Ujwala; A. Belorkar; Dr. S. A. Ladhake;
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年度 2010
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1. Design of Low Power Phase Locked Loop (PLL) Using 45NM VLSI Technology [J] . Ujwala A. Belorkar, S.A.Ladhake International Journal of VLSI Design & Communication Systems . 2010,第2期

机译：基于45NM VLSI技术的低功耗锁相环（PLL）设计
2. Area Efficient 3.3GHZ Phase Locked Loop with Four Multiple Output Using 45NM VLSI Technology [J] . Ms. Ujwala A. Belorkar, S.A.Ladhake International Journal of VLSI Design & Communication Systems . 2011,第1期

机译：采用45NM VLSI技术的具有四个多路输出的高效区域3.3GHZ锁相环
3. A Low Power VLSI Design of an All Digital Phase Locked Loop [J] . Nakkina Vydehi, A. S. Srinivasa Rao International Journal of Engineering Trends and Technology . 2014,第6期

机译：全数字锁相环的低功耗VLSI设计
4. An integrated 118.4 to122 GHz low noise phase-locked loop (PLL) in 0.13 ??m SiGe BiCMOS technology [C] . U. Ali, M. Bober, A. Thiede German Microwave Conference . 2016

机译：采用0.13？m SiGe BiCMOS技术的集成118.4至122 GHz低噪声锁相环（PLL）
5. Design of phase-locked loop (PLL) for ghost cancellation chip using CMOS technology [D] . Islam, Kazi Shahidul 1997

机译：利用CMOS技术设计重影消除芯片的锁相环（PLL）
6. Design of a Sub-Picosecond Jitter with Adjustable-Range CMOS Delay-Locked Loop for High-Speed and Low-Power Applications [O] . Bilal I. Abdulrazzaq, Omar J. Ibrahim, Shoji Kawahito, 2016

机译：具有可调范围CMOS延迟锁定环路的亚皮秒抖动设计适用于高速和低功耗应用
7. Area Efficient 3.3GHZ Phase Locked Loop with Four Multiple Output Using 45NM VLSI Technology [O] . Ujwala A. Belorkar, S.A Ladhake 2011

机译：面积高效3.3GHz相位锁定环，具有四个多个输出，使用45nm VLSI技术

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